Pipeline e Paralelismo

Um pipeline sobrepõe os estágios IF, ID, EX, MEM e WB de modo que várias instruções ocupam recursos distintos no mesmo ciclo. A vazão sobe; a latência de uma instrução isolada permanece.

Perigos, encaminhamento, ILP, SIMD e TLP deste tópico — e emissão larga, superpipeline e multiprocessadores nos tópicos seguintes — partem dessa sobreposição.

As páginas se agrupam em quatro blocos. O primeiro monta o pipeline escalar e separa escalar, superscalar e SMT pelo que replica.

O segundo classifica o perigo — estrutural, de dado ou de controle — e soma a parada ao CPI = 1 + f×p.

O terceiro encaminha o resultado da ALU sem esperar o WB e atualiza o previsor de 1 bit ou o saturante de 2 bits.

O quarto mede três independências: entre instruções de um fluxo, entre elementos da mesma operação, e entre threads no mesmo núcleo.

Perigos do Pipeline marca IF contra MEM, RAW em ordem e o load-use. Técnicas Avançadas de Pipeline liga EX/MEM → EX e, no laço T,T,T,N, conta dois erros no previsor de 1 bit contra um no de 2 bits.

RAW, WAR e WAW no fragmento de três instruções, e se há ILP, estão em Paralelismo em Nível de Instrução (ILP). O RAW que só atrasa o consumidor em ordem está em Perigos do Pipeline.

Quatro add independentes pedem largura de emissão em Paralelismo em Nível de Instrução (ILP). Uma add de comprimento L, com resto n mod L, está em Processamento Vetorial.

Uma emissão, várias unidades ou estado replicado está em Fundamentos do Pipeline. FGMT a cada ciclo, CGMT na falha de cache e ocupação no SMT estão em Paralelismo em Nível de Thread.