Arquiteturas RISC e CISC

Uma arquitetura RISC (conjunto de instruções reduzido) ou CISC (conjunto de instruções complexo) é um contrato de ISA: se a ULA e a memória compartilham o mesmo opcode, se o comprimento da instrução é fixo, e se a complexidade fica no compilador ou no microcódigo.

A lista Patterson/Hennessy, a instrução memória+ULA e o produto IC×CPI deste tópico — e o pipeline e as arquiteturas avançadas nos tópicos seguintes — partem desse contrato.

As páginas se agrupam em três blocos. O primeiro decide se uma ISA é RISC clássico: a ULA opera só entre registradores e cada instrução tem o mesmo comprimento.

O segundo mistura memória e ULA no mesmo opcode, de comprimento variável, e descreve o microcódigo que o realiza.

O terceiro compara dois binários pelo produto IC×CPI e pela densidade em bytes, e descreve a convergência em que o decodificador CISC emite micro-operações regulares.

Decidir se a ISA cumpre carga-armazenamento, alinhamento e ≥16 registradores visíveis está em Princípios da Arquitetura RISC. Calcular T = IC×CPI/f, ou o CPI médio pelas frações de cada classe, está em Comparação entre RISC e CISC.

ULA só entre registradores, com LW e SW como únicos acessos à memória, está em Princípios da Arquitetura RISC. ADD com operando em Mem[EA] no mesmo opcode está em Princípios da Arquitetura CISC.

Comprimento de 1 a 15 bytes e o roteiro interno que parte o opcode estão em Princípios da Arquitetura CISC. A x86 que decodifica em micro-operações regulares, ou o ARM com formas de 16 bits, está em Comparação entre RISC e CISC.